セルサイズを縮小して高集積化を実現したセル構造「Twin BiCS FLASH」

＜出所：キオクシア＞

　キオクシアは、3次元フラッシュメモリーにおける円型メモリーセルのゲート電極を分断して半円型にすることでセルサイズを縮小し、高集積化を実現するセル構造「Twin BiCS FLASH」を開発した。

　セルの設計でチャージトラップ型の電荷蓄積層ではなく、導電体の電荷蓄積層（フローティングゲート）を用いることで、従来の円型セルよりも小さいセルサイズで、高い書き込みスロープと広い書き込み・消去ウインドウを取得することに世界で初めて成功した。また、この新規構造のセルは、大容量化に有効なセルの超多値化に応用可能なことを実証した。

　これまで、BiCS FLASHなどの3次元フラッシュメモリーでは、セルの積層数を増やすことで、大容量化を実現してきた。しかし、セルの積層数が100層を超え、高アスペクト比の加工が難しくなってきているため、従来の円型セルのゲート電極を分断して半円型にすることでセルサイズを縮小し、より少ないセルの積層数で高いビット密度を実現する技術を開発した。円型セルはフラットセルと比較して、曲率効果によって書き込みウインドウを確保し、書き込み飽和を抑制できる。

　今回提案するセル構造は、曲率効果の利点を生かせる半円形状を採用し、さらに電荷蓄積層は電荷の捕獲効率が高い導電体、ブロック膜にはリーク電流を下げるための高誘電率絶縁体を用いている。これにより、円型セルに比べて高い書き込みスロープと広い書き込み・消去ウインドウを、縮小したセルサイズで実証した。

　また、これらの特性改善技術により、セルサイズを縮小した半円型セルでVt分布のシミュレーションを行うと、従来の円型セルと同等の4ビット／セルでのVt分布、さらに低トラップのシリコンチャンネルを組み合わせることで5ビット／セルでのVt分布が確認できた。これにより、大容量化に有効なセルの超多値化に有望な構造であることが分かった。

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