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独自の2相構造材料設計による超高速信号ライン用1005サイズ/1608サイズのチップ積層バリスタ  パナソニック エレクトロニックデバイスは、超高速信号ライン用の１００５サイズ／１６０８サイズチップ積層バリスタを、８月から量産する。 独自の２相構造材料設計により、誘電率８０という業界初の低誘電率セラミックバリスタ材料を開発し、超高速信号ライン用のチップ積層バリスタを製品化した。 静電容量を１ピコＦ以下ｍａｘ（0.8ピコＦｔｙｐ）に抑え、高速ＡＶデジタルインターフェイスのＨＤＭＩをはじめ、５００メガヘルツ以上の超高速信号ラインの静電気対策に適している。静電容量のバラツキを抑え、最高±0.1ピコＦの狭許容差対応が可能。これにより、セット側基板のインピーダンス設計が容易となり、ＨＤＭＩのほかに必要なＴＤＲ試験にも柔軟に対応できる。 また、国際イミュニティ規格IEC61000-4-2の最高レベルであるＬｅｖｅｌ１４を満足する業界初の静電気耐量８キロボルトを実現。端子電極は、独自開発のメッキ処理技術により、ニッケル／錫メッキを施し、鉛フリー化を実現。ＲｏＨＳ指令に対応した。 |
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