NAND型フラッシュメモリの大容量化に向け積層した電極に柱状の素子配列を垂直に貫通させて高密度配列した新型３次元メモリセルアレイ

　東芝は、ＮＡＮＤ型フラッシュメモリーの大容量化に向けて、積層した電極に柱状の素子配列を垂直に貫通させて高密度配列した、新型３次元メモリーセルアレイ（セル配列）技術を開発、京都で開催中の国際学会「２００７ＶＬＳＩシンポジウム」で、１２日発表した。

　従来の積層メモリー技術は、シリコン基板上に通常の平面メモリーセルを形成する工程を層数分、繰り返し積み上げていく構造で大容量化に不向きだった。

　今回、同社が開発した技術は、微細化によらずメモリーセルの高層化で容量を増やす方式。多層構造に貫通孔を一括加工する高い製造効率から、将来にわたり継続的に大容量化を実現する。

　積層数を増やすほど接続素子数が増え、チップ面積を増やすことなく大容量化が可能で、例えば３２層の場合には同一世代の従来型ＮＡＮＤセルの１０倍の集積度を実現できる、という。

　積層構造の貫通孔の加工は、同社独自の高精度なエッチング技術により実現、また、今回の新技術に必要なプロセスは従来とほぼ同じ装置と材料で構築できる。

　さらに、データの読み書きに必要な周辺回路を複数のシリコン柱で共有する形で配置できるため、周辺回路の面積削減にもつながる。

　同社では新技術を次世代以降に適用する技術の候補と位置付け、従来方式と同等の性能や信頼性の確保に向けた開発を進める。