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SRAMセル 
日立製作所、ルネサステクノロジは、共同でメモリーセル面積を従来の3分の1に削減した3次元構造のＳＲＡＭセルの開発に成功した。2010年にも、従来ＳＲＡＭ技術では高集積化、安定動作で限界となる45ナノメートルプロセス以降の携帯電話、デジタル家電向けのシステムＬＳＩに適応する。同技術は、米国ハワイで17日（現地時間）から開催の「ＶＬＳＩ回路シンポジウム」で発表する。 ＳＲＡＭは低消費電力、高速動作に加えデータ保持のためのリフレッシュ動作が不要なため、システムＬＳＩのエンベデッド（組み込み）メモリーとして必須のメモリー。ただメモリーセル面積の小型化が難しく、大容量化にともないシステムＬＳＩに占める面積が現在では50％、2010年では80％を超えるなど急増している。 今回同社では、4トランジスター構成のＳＲＡＭセルで、2つの通常トランジスター上にそれぞれ縦型ポリシリコンＭＯＳトランジスターを積み上げた立体構造を実現。メモリーセルは2トランジスター分ですみ、面積を大幅に削減した。130ナノメートルのＣＭＯＳプロセスで試作したところ、追加マスクは2枚でメモリーセル面積は0.78マイクロ平方メートルと従来比3分の1、原理動作も実証した。 縦型で円柱状のポリシリコンＰＭＯＳトランジスターは、円柱の上部と下部にソースとドレインを、側面の周りにゲートを設けたサラウンドゲート構造となっている。側面がチャネルとなり縦方向に電流が流れるのが特徴で、20マイクロＡという大きなオン電流を実現した。さらに安定動作を実現するため、読み出しと書き込み用でワード線の駆動電源を別にする2電源駆動方式を開発した。また、待機時にメモリーセルに印加する電圧を1.2Ｖに最適化することで、リーク電流を抑制、待機電流は90％削減でき、従来程度の88.7ｆＡ（25度Ｃ）を実現した。 |
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