040309_06(米)ケイデンス

040309_06
　

日付		メーカー名	製品分類	分類	用途
3月9日	040309_06	(米)ケイデンス	半導体集積回路	ASIC/ロジック/ゲートアレイ	汎用

レイアウトツール

　米ケイデンス・デザイン・システムズ社は、次世代のカスタムＬＳＩの設計手法を提案する。これを実現するツールのひとつとして、デジタル回路とアナログ回路をワンチップに統合するためのレイアウトツール「バーチョーソ・チップ・エディター（ＶＣＥ）バージョン３・３」を発表した。150万トランジスターを超えるミックスドシグナルＩＣの設計であれば、レイアウト設計工程の開発期間を、従来に比べほぼ半分の2週間程度に短縮できるという。

同社は、カスタムＬＳＩ設計プラットフォーム「バーチョーソ」で、アナログ、カスタム・デジタル、ＲＦ（無線）、メモリー・アレイなどの回路ブロックをワンチップにするための、チップ統合フローを構築し、最適化を図った。トップダウン設計並みのスピードとボトムアップ設計並みのシリコン精度を両立させた。

データベースは業界標準の「オープン・アクセス」（ＯＡ）を採用しており、ＯＡを介してデジタルＬＳＩ設計プラットフォーム「エンカウンター」の設計データとの統合を容易にした。アナログ回路、デジタル回路を統合するツールのひとつがＶＣＥ。新バージョンではエディターのスピードを従来に比べ10倍以上に速めた。また、設計ルールに違反している部分は瞬時に視覚的にフィードバックする機能などを新たに備え、偶発的な断線やショートが発生したら、その時点で警告するため、設計完了までの時間を短縮できる。