半導体の各種先端技術紹介
昨年１２月に開催されたＩＥＤＭの日本からの発表を３点紹介する。
磁気とシリコンによる不揮発性
論理回路で世界最高の動作周波数
６００Ｍヘルツ実現
東北大学、日本電気
東北大学省エネルギー・スピントロニクス集積化システムセンターの遠藤哲郎教授と大野英男教授のグループは、日本電気との共同研究により、電子の性質であるマイナス電荷や微細な磁石であるスピンを利用したスピントロニクス技術とシリコンＣＭＯＳ技術を組み合わせて、６００Ｍヘルツで動作する世界最高速の不揮発性論理回路を開発した（図１）。東北大学が、同期型論理集積回路の要素回路（ラッチ回路）を開発・設計した。この回路の微細スピントロニクスデバイス部分をＮＥＣが標準シリコンＣＭＯＳ回路上に作製し、東北大学が動作を実証した。
■研究の概要
論理ＬＳＩにおける待機電力を削減する有力な方法の一つは、データ記憶部を不揮発性にすることである。論理回路中の不揮発性記憶デバイスには、ＣＭＯＳ回路との整合性、微細化による性能向上、高速書き込み・読み出し性、および書き込み回数耐性などから、スピン注入磁化反転型磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）デバイスが最適なものと考えられている。しかし、ＭＴＪデバイスを高速にスイッチングする時に大きな電流を必要とすることや、従来のＭＴＪ不揮発性論理集積回路では動作周波数を上げるとスイッチングのエラー率が高くなるなどの課題があった。
東北大学の遠藤哲郎教授らのグループは、ＭＴＪデバイスのスイッチングが、ある遮断周波数ｆｃ以上の周波数では起こらず、かつそのｆｃはＭＴＪに電流を流し始めてからその抵抗値が変化し始めるまでの時間の逆数に対応することを発見した。これに基づき、ＭＴＪデバイスのスイッチングが行われず、ＣＭＯＳラッチのみを反転させるローパス・フィルター機能を持つＭＴＪ／ＣＭＯＳ混成回路を開発した。本回路は、周波数がｆｃより大きいときに外部入力されたデータはＣＭＯＳラッチ部に記憶し、ＭＴＪデバイスのスイッチングを実行しない。周波数の低下とともにスイッチングが行われるため、スイッチングに高い電流を必要とせず、またスイッチング後は電源を遮断できる。また、一般のＣＭＯＳ ＬＳＩと同等の速度であり、ＭＴＪ／ＣＭＯＳ混成回路としては世界最高速の周波数６００Ｍヘルツでの動作を確認した。これらにより、低消費電力、高速動作、低エラー率を同時に達成した。
１４ｎｍ世代立体型トランジスタの特性バラツキの主要因を解明
産総研
産業技術総合研究所（産総研）ナノエレクトロニクス研究部門シリコンナノデバイスグループ 松川 貴 主任研究員、昌原 明植 研究グループ長らは、１４ｎｍ世代立体型トランジスタ（フィンＦＥＴ）のオン電流ばらつきの主要因を解明した。
■研究の内容
シリコンＬＳＩでは微細化の開発が進んでおり２０１７年以降には１４ｎｍ世代トランジスタが製品化されると予測されている。そこでは、寸法の小ささから素子間の特性ばらつきが大きな課題となると考えられている。
産総研は、３次元立体構造にしたフィンＦＥＴと呼ばれる新構造トランジスタの研究を推進してきた。このデバイスのオン電流のバラツキは閾値電圧だけではないことが実験的に分かった。そこで、電気的特性より、しきい値電圧ばらつき、寄生抵抗ばらつき、相互コンダクタンスの３つのパラメータのばらつきを評価した（図２左）。その結果、しきい値電圧ばらつきはゲート絶縁膜厚の縮小により低減できるが、相互コンダクタンスばらつきは素子微細化による低減が困難であり、１４ｎｍ世代のフィンＦＥＴでは、相互コンダクタンスばらつきが、オン電流ばらつきの主要因となると予測された（図２右上）。
そこで、通常のドライエッチングで形成したＦＥＴと、産総研で開発したナノウェットエッチングで形成したＦＥＴについて相互コンダクタンスばらつきを測定した。相互コンダクタンスばらつきは解析の結果、移動度ばらつきが主要因であることがわかった。通常のドライエッチングでは、フィンの側面に凹凸が生じたり、チャネルにダメージや欠陥電荷が発生する。これらはキャリアの散乱体として作用して移動度を減少させる。ナノウェットエッチングでは、フィンチャネルへのダメージがなく、また、フィンの側面は極めて平滑となる。そのため、移動度のばらつきや、それによって生じる相互コンダクタンスばらつきが抑制されていると考えられる。
図２右に、１４ｎｍ世代フィンＦＥＴのオン電流ばらつきと、各要因の寄与を予測した結果を示す。ナノウェットエッチング技術を用いて高精度にフィンチャネル加工を行うと、相互コンダクタンスばらつきが低く抑えられ、オン電流ばらつきが低減すると予測される。
今回の成果は、１４ｎｍ世代以降で深刻になるトランジスタ特性ばらつきの解決案を提示するものであると考えられる。
ＳＲＡＭ動作を約０．４Ｖの超低電圧で実現
富士通セミコンダクター、ＳｕＶｏｌｔａ
富士通セミコンダクターとＳｕＶｏｌｔａ（本社：米国カリフォルニア州）は、ＳｕＶｏｌｔａの「パワーシュリンク技術」と富士通セミコンダクターの「低消費電力プロセステクノロジー」を組み合わせることにより、電源電圧が０．４２５Ｖという極めて低い電圧でＳＲＡＭを動作させることに成功した。
■開発の背景
動作時の消費電力は電源電圧の２乗に比例するため、電源電圧の低減はＣＭＯＳ回路における重要な課題となっている。ＣＭＯＳ回路の１３０ｎｍテクノロジーまでは定常的に電源電圧の低減がなされてきたが、それ以降、２８ｎｍテクノロジーにいたるまで、１Ｖ近傍のまま低減されていない。
電源電圧の低減を阻む最大の要因の一つは、組込み型ＳＲＡＭの動作電圧である。電源電圧の低減が１３０ｎｍテクノロジーで停滞したのは、ＲＤＦ（Ｒａｎｄｏｍ Ｄｏｐａｎｔ Ｆｌｕｃｔｕａｔｉｏｎ）を含むいくつかのばらつき要因が存在するためである。ＲＤＦとは、不純物原子の位置と密度のランダムな揺らぎのことで、これによりトランジスタのしきい値電圧にばらつきが大きく生ずる。
■開発概要
写真１に、富士通セミコンダクターの低電力ＣＭＯＳ回路用プロセス技術を用いて製造した、ＳｕＶｏｌｔａのＤＤＣトランジスタ（Ｄｅｅｐｌｙ Ｄｅｐｌｅｔｅｄ Ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）構造の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を示す。ＤＤＣトランジスタはＳｕＶｏｌｔａの消費電力低減技術の一つであり、シリコン基板上に複数の不純物層を含み構成することを特徴とする。ＤＤＣトランジスタは、既存のトランジスタと同様にシリコン基板上に形成される。
ＤＤＣトランジスタにより開発した、組込みＳＲＡＭを評価した結果、トランジスタのしきい値電圧のばらつきが従来の約半分に低減され、電源電圧０．４２５Ｖでも動作することを実証した。図３は、その結果を示したもので、５７６Ｋｂの組込みＳＲＡＭの歩留まりを電源電圧の関数として示したもの。歩留まりは、５７６Ｋｂすべてが動作した組込みＳＲＡＭ数から歩留まりを計算している。大半の製品における電源電圧の下限は、組込みＳＲＡＭの安定動作により決まるため、さまざまなＣＭＯＳ回路を搭載した製品でも０．４Ｖ近傍で動作することを実証したことになる。
この技術は、システムＬＳＩに用いられている既存の設計資産や既存装置などをそのまま活用することができるとしている。
＜資料提供：東北大学、ＮＥＣ、産総研、富士通セミコンダクター＞