近年の情報通信機器では、多くの情報を高速に処理するために、システム内部の電源電圧が低下してきており、かつて５Ｖが主体だったものが、急速に３．３Ｖ、２．５Ｖ、１．８Ｖと移り変わってきている。これらの負荷に電力を供給する電源においては、出力電圧の低電圧化にともない、内部損失が増加する。今回は、低電圧／大電流で高効率／小型化の要求が多い通信用パワーモジュール（ＤＣ４８Ｖ入力絶縁型）を例に技術動向を説明する。

　出力電圧の低電圧／大電流化にともない電源の内部損失が増加する主要因としては、整流部の導通損失の増加があげられる。図１に出力電圧５Ｖ品と２．５Ｖ品（同一出力電流：２０Ａ時）ダイオード整流フォワード・コンバーターの損失分布を示す。この図から、５Ｖから２．５Ｖに低電圧化すると、
・変換効率が８６％から８０％に低下（Δ６％）
・全損失に対して整流部の損失比率が５７％から７１％に増加
　となり、整流部がいかに損失の大半を占めているかがわかる。この整流部損失を改善するために、整流部にダイオードに代わり、メインスイッチングと同期したＦＥＴを用いる同期整流技術が広く用いられている。ダイオードの代わりに低オン抵抗のＦＥＴを用いることによって、導通時の順電圧降下を低下させることが可能なため、整流部の導通損失を大幅に改善できる。
　図２に上記例の２．５Ｖ２０Ａ出力の電源に同期整流を用いた場合の損失分布を示す。図２から整流部の損失は、ダイオード整流と比較して、
・効率が１０％改善
・整流部の損失が９．０Ｗから１．８Ｗに低減、全体の損失が１２．７Ｗから５．６Ｗに低減（５６％の損失低減）されていることがわかる。同期整流技術は低電圧、大電流化において損失の低下を防ぐために非常に有効な手段であるが、同期整流の効果を十分引き出すためには、いくつかのポイントがある。
　同期整流ＦＥＴは図２のようにメイン・スイッチング・クロックに同期してオン・オフするが、もし瞬時的にでもＱ１、Ｑ２、Ｑ３が同時オンする期間が発生すると、回路内に短絡電流が流れ内部損失が増加してしまう。したがって、駆動回路の部品定数、温度のばらつき、ＦＥＴのＶｔｈのバラツキなどを十分考慮して、駆動回路のドライブロジックを設計する必要がある。また、ＦＥＴはゲートにバイアスをかけてオン状態にするので、同期整流においてもゲート駆動回路が必要になる。ドライブ回路は、ＦＥＴのＱｇを充放電するが、この駆動を行うために「ドライブ損：Ｐｄｒｖ．」が発生する。Ｐｄｒｖ．は下記の式で表すことが出来る。
　　　Ｐｄｒｖ．＝Ｑｑ・Ｖｇｓ・ｆｓｗ・・・（１）
　　　Ｑｇ：ゲート入力電荷量
　　　Ｖｇｓ：ゲート・ドライブ電圧
　　　ｆｓｗ：スイッチング周波数
　同期整流部のみの損失（Ｐｓｙｎ．）を数式化すると下記のように表せる。
Ｐｓｙｎ．＝Ｐｏｎ＋Ｐｄｒｖ．＋Ｐｓｗ＝Ｒｏｎ・
Ｉｄｓｒｍｓ２．プラスＱｇ・Ｖｇｓ・ｆｓｗプラス１／２・Ｑｏｓｓ・Ｖｄｓ・ｆｓｗ 　　Ｒｏｎ：オン抵抗
　　Ｉｄｓｒｍｓ：ドレイン電流実効値
　　Ｑｏｓｓ：ドレイン−ソース間電荷量
　　Ｖｄｓ：ドレイン−ソース間電圧
　この式からわかるように、同期整流の効果を十分出すには、ＦＥＴのＲｏｎと寄生容量（Ｑｇ）が重要なパラメーターであり、一般的にこの特性をＲｏｎ・Ｑｇ積（ＦＯＭ：ＦｉｇｕｒｅＯｆＭｅｒｉｔ）を用いて表している。Ｒｏｎ・Ｑｇ積は低い方が特性が優れていると考えられる。
　図３にＦＯＭの異なるＦＥＴを用いた場合の机上での損失比較を示す。ＦＥＴＢはＦＥＴＡよりＲｏｎは小さいが、この設計条件では、合計損失はＦＥＴＡを使用した方が低くなることがわかる。

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		ダイオード整流型・・・			2.5V20A品・・・			整流部MOSFET損失

　同期整流が電源の内部損失を低減するために非常に有効であることを述べたが、以降に、同期整流以外の損失を低減（高効率化）するための手法について述べる。
　電源全体の効率を改善するためには、下記のポイントがあげられる。
・低電圧・大電流に適したコンバーター回路の選択及び実装エリア内の素子の最適な体積配分
・大電流を許容できる基板デザイン
・素子の寄生容量により発生する損失および、磁性材料の損失の温度特性を考慮した素子、材料選定
　順次、詳細を説明する。
．コンバーター回路の選択および最適な体積配分
　現在、同期整流を用いた回路技術としてさまざまな構成が提案されているが、図４に代表的な回路構成例、および特徴を示す。また、損失を低減するには、実装エリア内をいかに有効に活用するかが重要である。特にスイッチ部（半導体）と磁性部品の占有体積比は特性に大きく影響を与える。ＴＤＫでは各種シミュレーションを活用することにより、体積配分の最適化を行っている。
２．基板デザイン
　大電流化対応していくためには、基板パターンによる導通損失を低減することも非常に重要である。
　近年では実装エリアを有効に活用するために、大電流が流れるパワー基板を多層基板化し、かつ厚銅箔を用いて導体の占積率を上げる手法や、層間のみを接続するブラインド・スルー・ホール（ＢＶＨ）が用いられている。また、トランスやインダクターはシートコイルを用いたプレーナ型が広く使用されているが、メイン基板にコイルを形成し、コアを組み込むタイプが一般化しつつある。このような基板一体型のコイルは、ボビンを削除できるので、磁性部品と基板を接続する必要がない。
３．寄生容量および磁性材料選定
　図３にも示したように、同期整流等に半導体を用いることによって回路内に寄生容量が増えていくが、容量損を十分考慮した素子選定、およびスイッチング周波数の決定が大切である。
　フェライトコア材について、ＴＤＫはＰＣ４５材を発表した。ＰＣ４５材の特徴としては、
・コア・ロスのボトム値を電源の実使用域に設定することで、実用温度範囲でＰＣ４４材よりもコア・ロスを低減可能（図５参照）。
・ＰＣ４４材よりもキュリー温度が高いため、飽和磁束密度が高い
　ことがあげられる。材料選定に際しては、電源の実使用環境を考慮することが大切である。

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	各種回路方式の代表特性			PC45材コアロス温度特性

　弊社においては、上記のような項目を十分検討し、業界トップクラスの高効率を持つクオーター・ブリック形状のＰＭＢシリーズＱタイプを開発した。代表特性を図６に、外観を図７に示す。また、コンバーターの最適化をはじめ、材料、部品の選択、層間容量を考慮した多層基板デザインなどにより、出力ノイズは３０ｍＶｔｙｐ．８２．５Ｖ／２５Ａ時）、という低ノイズを実現している。

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	PMBシリーズQタイプ代表特性・・・			PMBシリーズQタイプ

　また、ＴＤＫでは実装スペースを有効利用できる超低背／軽量を特徴としたＳＭＤ実装対応のＣＦＰシリーズを開発した。代表特性を図８に示す。

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	CFP10Wシリーズ

　電源への小型化、高効率、高安定性、低ノイズ、低コストの要求はますます強まってくると思われる。それらは電源技術のミッションとも言える。これらの要求をクリアしていくためには、
・高周波化：スイッチ素子の寄生容量低減、磁性部品の高周波化（鉄損の低減）
・制御の高速化：高周波化、高速応答（ＰｏｉｎｔＯｆＬｏａｄ）への対応
・導体占積率の高い基板（厚銅箔等）、および低容量化（低誘電率化）
・部品点数の削減、集積
・放熱効率の向上
などが課題としてあげられる。
　また、通信機器の高速情報処理化へ対応するために、システム内部での分散給電（ＤＰＡ：ＤｉｓｔｒｉｂｕｔｅｄＰｏｗｅｒＡｒｃｈｉｔｅｃｔｕｒｅ）方式も、次世代へと移行していくことが予想されている。その際の最適なＤＰＡ（高効率＋高安定制御→高信頼性、低コスト）の構築も重点課題である。