高精細度の画像や音声などの高速、大容量データのリアルタイム処理が進む携帯情報機器やデジタル家電では格段の高性能化、低消費電力化、高機能化が求められている。そのキーデバイスとなるシステムＬＳＩは大規模なロジックゲート、大容量の内蔵メモリーの実現が必要となっている。このため、次世代システムＬＳＩは１００ナノメートル以下の微細化プロセス技術とともに、内蔵メモリーのセルの縮小化（６個のトランジスターで構成する６―Ｔ　ＳＲＡＭセルで１平方マイクロメートル前後）などによってこれらの要求に応えようとしている（図１）。

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	SRAMセルサイズのトレンド

　三菱電機と松下電器はこうした次世代システムＬＳＩの要求に対し、９８年１２月にＤＲＡＭ混載技術と高速ロジック技術を生かした次世代システムＬＳＩ技術を共同開発することで合意。２００１年６月に第１フェーズの１３０ナノ次世代ＤＲＡＭ混載システムＬＳＩ技術の開発を完了。２００２年４月松下電器が新井工場でデジタル家電用に同システムＬＳＩを量産。三菱電機も年内に西条工場でネットワークやデジタル家電向けに同システムＬＳＩの量産を始める。
　さらに第２フェーズとして９０ナノメートルの業界最先端システムＬＳＩ技術の共同開発に取り組み、６月１１〜１３日、米国ホノルルで開催された「ＶＬＳＩテクノロジーシンポジウム（２００２ＶＬＳＩ）」で１平方マイクロメートルを切る世界最小ＳＲＡＭセルを内蔵した９０ナノメートル世代システムＬＳＩプロセス技術を共同開発した、と発表した。

　共同開発した９０ナノメートル世代システムＬＳＩプロセス技術は独自の微細ウェル分離技術とセルレイアウトの工夫により、６マイナスＴ　ＳＲＡＭセルでは世界最小のセルサイズ１．５６×０．６４マイクロメートル（０．９９８平方マイクロメートル）を達成（図２）。
　窒素イオン注入技術を利用した新開発の２層構造コバルトシリサイドプロセスにより、５０ナノメートル世代まで適用可能な細いゲート電極の低抵抗化と接合リーク電流抑制を両立させ、トランジスターの高性能化を実現した。
　さらに微細加工に優れ、高い強度を持つＬｏｗ材料をＣｕ配線の層間絶縁膜に採用。配線容量を大幅に低減した。
　これにより、現在の１３０ナノメートル世代と比べ約２倍の１４０万トランジスター／平方ミリを実現。大規模ＳＲＡＭを内蔵した１億数千万以上のトランジスターを有する大規模システムを１００平方ミリ以下のチップに搭載することが可能となる。

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	SRAMセル写真

　世界最小ＳＲＡＭセル面積を実現するため、チップ上のｎ型、ｐ型の２つの不純物領域を微小サイズで電気的に分離する独自の微細ウエル分離技術を開発。セルのレイアウトパターンを工夫した（図３）。
　露光に従来のｉ線に代えてＫｒＦを採用。垂直なレジスト断面とパターン忠実度精度を高めた。２ステップイオン注入で分離特性を向上。これまで０．３マイクロメートル強だったウエル分離幅を０．１９マイクロメートルに狭めながら同等の９Ｖ分離耐圧を確保。セルのレイアウトを微細露光に有利なストレートパターン、直交パターンでＳＲＡＭセルを構成した（図４）。

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	SRAMセルサイズ縮小技術			微細ウエル分離技術

　シリコンにコバルトをつけた後、窒素イオンを注入し、熱処理して窒素イオンが導入された上層部と窒素イオンが導入されていない下層部の２層コバルトシリサイド領域を形成。２層構造を制御してシリサイドの凝集、突き抜けを抑制。低抵抗、低接合リーク電流を実現した（図５）。

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	二重構造コバルトシリサイド技術			二重構造コバルトシリサイドを適用したトランジスター断面

　層間絶縁膜に従来の誘電率３．７のＳｉＯＦに代えて誘電率２．８のＳｉＯＣを用い、配線容量を大幅に低減。
　高速信号処理を達成した。層間絶縁膜にホールと配線の二重の抜きパターンを形成し、銅配線を埋め込むデュアルダマシン法を採用。スタティックノイズマージン１８０ミリＶを確保し、ＳＲＡＭの安定動作を図った（図６）。

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	Cu/low-k配線の断面写真			Cu配線の鳥瞰図

　今回開発したＳＲＡＭセル内蔵９０ナノメートル世代システムＬＳＩプロセスは、携帯情報機器やデジタル家電用に両社で２００３年に商品化する計画だ。さらに微細化を進める第３フェーズの６５ナノメートル世代システムＬＳＩ技術開発はこれから。三菱電機、松下電器も９０ナノメートル以下のシステムＬＳＩ技術を共同開発するかどうかは年内をメドに結論を出すとして検討中だ。次世代の携帯情報機器、デジタル家電などのキーデバイスであるシステムＬＳＩの微細化の開発は続く。