静電気抑制効果向けチップ積層バリスタ「ディフェナ」シリーズ

　パナソニック　エレクトロニックデバイスは、０６０３サイズの業界最小クラスで静電容量０.１ピコＦ、ピーク電圧を４０分の１に抑制した業界最高の静電気抑制効果を持つチップ積層バリスタ「ディフェナ」シリーズを開発した。

　マルチバンド化の携帯電話や、小型化と同時に多機能化が進むモバイル機器で対策が難しいアンテナ直下にある高周波回路の静電気対策向けに供給する。３月からサンプル出荷を開始し、４月に月産２千万個で量産に入る。サンプル価格５円/個。

　 外形寸法０.６×０.３×０.３ミリで静電容量０.１ピコＦプラス０.１０/マイナス０.０５ピコＦ（１メガヘルツ時）レベルの低容量を実現した。低容量のため信号の減衰を従来品のマイナス３デシベル２ギガヘルツからマイナス０.１デシベル２ギガヘルツに極限まで抑えることができた。

　 また、これまで１ギガヘルツだった周波数帯域を３ギガヘルツに広げ、従来のＨＤＭＩ、ＬＶＤＳだけでなく、ブルートゥース、Ｗ―ＣＤＭＡなどの超高速エリアまでの対応を可能にした。

ピーク電圧１/４０に
　 今回、新バリスタ材料を採用してバリスタ電圧を低くくし、優れた静電抑制力機能と静電気耐性を備えた。これにより、低静電容量ながらピーク電圧３００Ｖ以下（２００Ｖｔｙｐ．）を４０分の１に抑制。静電気耐性に弱いガリウムひ素などの化合物半導体などの保護を可能にした。

　 アンテナ回路の静電気耐性および信頼性の向上を図った。静電気の繰り返し耐性も従来品の８ｋＶで１０回だったのを、１５ｋＶで１００回以上に上げた。クランプ電圧５０Ｖ以下（３０Ｖｔｙｐ．）。