060913_05 半導体先端テクノロジーズ

060913_05
　

日付		メーカー名	製品分類	分類	用途
9月13日	060913_05	半導体先端テクノロジーズ	半導体集積回路	専用IC	一般産業用

ゲート電極すべてに金属材料を用いたフルメタルゲートと高誘電率ゲート絶縁膜を用いた半導体素子形成技術

　国内半導体メーカー１１社が出資する研究開発組織・半導体先端テクノロジーズ（Ｓｅｌｅｔｅ、渡辺久恒社長）は、ゲート電極すべてに金属材料を用いたフルメタルゲートと高誘電率（Ｈｉｇｈ―ｋ）ゲート絶縁膜を用いた半導体素子形成技術を開発した。回路線幅４５ナノメートル以降で、従来のポリシリコンゲート電極を用いる技術と比べて、高速処理と低消費電力の同時実現が可能となる。

　今回の技術では、半導体の素子構造で一般的なＣＭＯＳで、ＰＭＯＳとＮＭＯＳで異なる仕事関数制御用金属を安定に形成できる「デュアルメタルＣＭＯＳプロセス」の構築と、微細化しても高速処理を可能とする低抵抗金属材料の選定というメタルゲート技術の課題を解決した。

　なお仕事関数制御用金属には、ＮＭＯＳにタンタル系金属、ＰＭＯＳにチタン系金属、Ｈｉｇｈ―ｋ材料には窒化ハフニウムシリケート（ＨｆＳｉＯＮ）を用いている。

　プロセス関連では、低温で成膜した窒化シリコン（ＳｉＮ）によるダミー絶縁膜形成とフッ酸を使ったＳｉＮはく離プロセスを開発。従来のフォトレジストを使ったゲート形成で起こる、レジストはく離時の損傷が起こらない。

　また仕事関数制御用金属の上部に形成するキャップ層の低抵抗金属材料にはタングステンを採用した。

　これらのプロセス、材料により、実効ゲート絶縁膜厚が世界最小レベルとなる０.８４ナノメートルのＨｉｇｈ―ｋゲート絶縁膜を有するフルメタルゲートＣＭＯＳを試作。トランジスタ特性、安定した回路動作特性を確認している。

　第一研究部フロントエンドプロセスプログラムの奈良安雄プログラムマネジャーは「回路線幅４５ナノメートルの実効ゲート絶縁膜厚の目標値０.９ナノメートルを上回る成果。他の開発例の多くはキャップ層がポリシリコンだがＳｅｌｅｔｅはキャップ層も含めてフルメタルゲート電極を実現し、微細化が進展しても高速処理と低消費電力を実現できる道筋がついた。今後は回路線幅３２ナノメートルに向けた開発も進めたい」と話している。

　Ｓｅｌｅｔｅは、きょうから横浜で開催される半導体技術の国際学会「ＳＳＤＭ２００６」で同技術の詳細を発表する予定だ。