041215_05
新しいトランジスタ技術 
ソニーと東芝は、半導体の45ｎｍプロセス向けに、歪みシリコンを用いた2つのトランジスター技術を開発した。米国サンフランシスコで13日から開催中の国際電子素子会議ＩＥＤＭで発表した。 1つ目はシリコン基板に歪み応力を加えて動作速度を高めるもの。従来工程数が多くコストが高かった課題を、シリコンの結晶方位を110から100に45度回転させることで工程数を少なく、移動度の向上を実現できた。 45ｎｍプロセスのトランジスターは微細化に加えキャリア移動度を向上させる技術の導入が必須で、これを実現するためにシリコン基板に応力を加える手法が主流である。しかし、通常ＮＭＯＳとＰＭＯＳの特性が改善する応力の方向が異なるため、それぞれ異なるプロセスを追加しなくてはならずプロセスが複雑になってしまうという課題があった。 ４５度ずらす 今回、シリコン基板を45度ずらすことでＰＭＯＳの電流向上を損なうことなく、ＮＭＯＳの電流を向上できることが確認できた。これにより従来必要だった、応力の作りわけが必要なくＮＭＯＳ、ＰＭＯＳ両方の性能を向上させることができた。 もう1つは、歪みシリコン基板を用いたトランジスター高性能化技術。歪みシリコン技術はシリコンよりも大きい結晶格子を持つシリコン・ゲルマニウム（ＳｉＧｅ）層の上にシリコン（Ｓｉ）層を堆積させた積層構造の基板を用いる。電流が流れる領域となるＳｉ層に引っ張り応力が加わりチャネルを追加する電子の移動度が向上することでトランジスターの高性能化を図る（図参照）。 今回新たに、250ｎｍ以下の微細ゲート長領域では性能が劣化してしまうという課題の原因を解明した。ＳｉＧｅに起因した抵抗の増大、ＳｉＧｅ拡散によるゲート絶縁膜への影響に加え、基板形状の変化に伴い生じる応力解放端の形成、つまり歪みの緩和が要因であることを発見。さらにこの課題を歪みシリコン層を薄膜化することでゲート長50ｎｍで性能の向上が可能であることを実証した。 両社は2003年10月から共同で、45ｎｍ世代のＤＲＡＭ混載プロセス技術を開発したおり、今回開発した2つの技術を組み合わせることも検討している。 |
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