040320_03(米)シノプシス

040320_03
　

日付		メーカー名	製品分類	分類	用途
3月20日	040320_03	(米)シノプシス	半導体集積回路	ASIC/ロジック/ゲートアレイ	汎用

FPGA合成ツール

　米シノプシス社は、ハイエンドＦＰＧＡを使い、ＡＳＩＣプロトタイプを開発するためのＦＰＧＡ合成ツール「デザインコンパイラＦＰＧＡ」の販売を始めた。

大規模・高速化するＡＳＩＣ設計では、40％以上が量産に入る前に、設計変更が容易なＦＰＧＡを使ってプロトタイプを作成し、動作検証などを行っている。ＡＳＩＣの論理合成ツール「デザインコンパイラ」で業界シェア90％以上を持つ同社は、ＡＳＩＣ設計フローと互換性を持つデザインコンパイラ（ＤＣ）ＦＰＧＡを投入することで、プロトタイプからＡＳＩＣへのデザイン移行が容易に行えるようにした。

これにより、従来デザイン移行の際に手作業で行っていたＲＴＬコードや合成制約、スクリプト、ＩＰなどの書き直しを不要にした。しかも、ＡＳＩＣ設計で利用している、機能検証ツール「Ｆｏｒｍａｌｉｔｙ」やＲＴＬ構文チェッカー「Ｌｅｄａ」、フルチップのゲートレベル・スタティックタイミング解析ツール「ＰｒｉｍｅＴｉｍｅ」、および各種ＩＰのライブラリーをプロトタイプ開発にも利用できる。

さらに、最適な合成アルゴリズムを適用する技術「Ａｄａｐｔｉｖｅ　Ｏｐｔｉｍｉｚａｔｉｏｎテクノロジー」を組込んだ。同技術は回路の内容を分析し、設計者が期待する性能にいち早く到達するよう、最適なアルゴリズムを適用して合成を行うことで、開発期間を大幅に短縮できる。回路スピードは従来の合成ツールに比べ、平均15％高速化できた、という。すでに、先行ユーザー40社以上がＤＣ　ＦＰＧＡを採用し、20のプロトタイプ設計を成功させている。